第1章 CPLD／FPGA开发基础
1.1 CPLD／FPGA基础知识
1.1.1 数字集成电路的发展
1.1.2 CPLD／FPGA内部结构
1.2 Verilog HDL基础
1.2.1 Vefilog HDL程序结构
1.2.2 Verilog HDL基本词法
1.2.3 Verilog HDL数据类型
1.2.4 Verilog HDL运算符
1.2.5 Vefilog HDL表达式
1.2.6 Verilog HDL行为建模与综合
1.2.7 Verilog HDL任务与函数
1.3 CPLD／FPGA的基本开发流程
1.3.1 CPLD／FPGA基本开发流程
1.3.2 CPLD／FPGA开发经验介绍
第2章 开发工具——Altera Quartus II详解
2.1 Quartus II简介
2.1.1 Quartus II的新特性
2.1.2 Quartus II的安装与启动
2.1.3 Quartus II设计流程
2.2 新建一个设计工程
2.2.1 通过转换MAX+plus II设计新建一个设计工程
2.2.2 使用“New Project Wizard”命令新建一个设计工程
2.3 编译与仿真工具
2.3.1 编译工具
2.3.2 仿真工具
2.4 时序分析工具
2.4.1 设计工程的时序分析
2.4.2 查看时序分析结果
2.5 总结
第3章 简单组合逻辑设计实例
3.1 二进制编码转换芯片设计
3.1.1 BCD码的转换设计
3.1.2 格雷码的转换设计
3.2 CRC校验芯片设计
3.2.1 循环冗余校验原理
3.2.2 16位CRC校验芯片设计
3.2.3 系统测试
3.3 乘法器原理与设计
3.3.1 乘法器原理
3.3.2 乘法器设计方法介绍
3.3.3 组合逻辑乘法器的实现
第4章 简单时序逻辑设计实例
4.1 16位乘法器芯片设计
4.2 MegaWizard Plug-In Manager的使用方法
4.3 各类存储器的设计
4.3.1 双端口随机访问存储器芯片设计
4.3.2 同步先入先出(FIFO)存储器芯片设计
4.3.3 异步先入先出(FIFO)存储器芯片设计
4.3.4 FIFO存储器测试文件的编写
4.4 组合逻辑与时序逻辑综合设计——海明码编解码器设计
4.4.1 海明码原理
4.4.2 海明码编解码器设计
第5章 Reed Solomon编码器设计
5.1 RS编码器简介
5.1.1 RS编码原理
5.1.2 RS编码器功能描述
5.2 RS编码器的结构设计
5.3 编码器的电路描述
5.3.1 GF域的算术运算
5.3.2 RS(5，3)编码器的电路描述
5.3.3 RS(5，3)编码器测试文件的编写
5.4 RS(255，223)编码器的电路描述
第6章 支持PWM输出的定时器，计数器芯片设计
6.1 芯片功能描述
6.2 芯片结构设计
6.2.1 主系统电路接口
6.2.2 寄存器与数据缓存区
6.2.3 芯片内部电路模块
6.3 电路描述
6.3.1 WISHBONE电路接口定义描述
6.3.2 定时器／计数器实体电路描述
6.3.3 测试文件的编写
6.4 扩展应用
6.4.1 简单可编程中断控制器
6.4.2 步进电机控制器
第7章 存储控制器芯片设计
7.1 功能描述
7.2 芯片结构设计
7.2.1 WISHBONE电路接口模块
7.2.2 上电配置模块
7.2.3 存储刷新控制器模块
7.2.4 存储器地址跟踪模块
7.2.5 地址发生器与计数器模块
7.2.6 数据打包处理器模块
7.2.7 存储器定时控制器与存储外部接口模块
7.3 芯片寄存器与端口定义
7.3.1 芯片寄存器定义
7.3.2 芯片端口定义
7.4 电路描述
7.4.1 系统宏定义符号描述
7.4.2 上电配置模块电路描述
7.4.3 地址发生器模块电路描述
7.4.4 数据打包处理器模块电路描述
7.4.5 存储外部接口模块描述
7.5 系统编译与操作
7.5.1 存储器的组织形式
7.5.2 存储器定时配置
第8章 符合USB 2.0规范的串行通信接口芯片设计
8.1 功能描述
8.2 芯片结构设计
8.2.1 系统时钟
8.2.2 WISHBONE接口与存储器接口
8.2.3 UTMI接口模块
8.2.4 协议层模块
8.2.5 串行通信芯片的操作分析
8.3 芯片寄存器与端口定义
8.3.1 芯片寄存器定义
8.3.2 芯片端口定义
8.4 电路描述
8.4.1 系统宏定义符号描述
8.4.2 UTMI接口模块电路描述
8.4.3 协议层模块电路描述
8.4.4 系统编译
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