基于模型的设计：Qsys篇

　　第1章 Altera系列FPGA的传统开发
　　1.1 FPGA的传统开发流程
　　1.2 建立一个工程
　　1.2.1 启动QuartusII软件
　　1.2.2 创建工程目录
　　1.2.3 打开QuartusII新工程向导
　　1.2.4 设置工程目录、名称以及顶层模块
　　1.2.5 添加设计文件
　　1.2.6 指定芯片
　　1.2.7 配置第三方工具
　　1.3 设计输入
　　1.3.1 添加设计文件
　　1.3.2 配置芯片属性
　　1.3.3 语法分析
　　1.4 仿真和验证
　　1.4.1 添加Altera仿真库
　　1.4.2 行为仿真（RTL级仿真）
　　1.4.3 功能仿真
　　1.4.4 时序仿真
　　1.5 下载运行
　　1.6 用SignalTapII观测信号
　　1.6.1 新建SignalTapII文件（stp）
　　1.6.2 设置JTAG链
　　1.6.3 添加观察信号
　　1.6.4 SignalTap信号配置
　　1.6.5 观察信号波形
　　1.7 时序约束TimeQuest
　　1.7.1 使用TimeQuest
　　1.7.2 执行时序分析
　　1.7.3 查看时序分析结果
　　1.8 优化
　　1.8.1 全局优化
　　1.8.2 综合优化
　　1.8.3 适配优化
　　1.8.4 使用优化向导JY1B.FBD
　　1.9 功耗分析
　　1.10 用图形方式开发
　　1.10.1 生成自己的模块
　　1.10.2 新建图形设计文件
　　1.10.3 添加设计模块
　　1.11 Qsys系统集成工具入门
　　1.11.1 Qsys的设计流程
　　1.11.2 Tutorial简介
　　1.11.3 创建Qsys功能模块系统
　　1.11.4 整合层次化系统
　　1.11.5 在系统控制台进行硬件验证
　　1.11.6 对自定义组件进行仿真
　　第2章 SimulinkHDLCoder&Filterbuilder
　　2.1 基于SimulinkHDLCoder的最新开发流程
　　2.1.1 搭建流水灯的功能模型JY2A.FBD
　　2.1.2 流水灯的代码模型
　　2.1.3 联合仿真
　　2.1.4 自动生成代码并建立工程
　　2.1.5 SignalTapII测试
　　2.1.6 硬件测试
　　2.2 基于filterbuilder的滤波器设计实验
　　2.2.1 选择要设计的滤波器类型
　　2.2.2 设计高通滤波器参数
　　2.2.3 查看所设计的高通滤波器响应曲线
　　2.2.4 查看滤波器的纹波系数
　　2.2.5 查看滤波器的冲激响应与极零点
　　2.2.6 查看生成的滤波器系数
　　2.2.7 创建定点模型
　　2.2.8 生成VHDL代码
　　2.2.9 速度优先与面积优先
　　2.2.10 创建高通滤波器模块
　　2.2.11 模型的功能验证
　　2.2.12 用FixedPointAdvisor/FixedPointTool作定点化处理
　　2.2.13 重新对定点模型进行功能验证
　　2.2.14 生成符合要求的高通滤波器代码
　　2.2.15 对生成的VHDL代码进行SignalTapⅡ测试
　　第3章 DSPBuilder标准模块库设计
　　3.1 DSPBuilder标准模块库常用模块简介
　　3.1.1 SignalCompiler模块
　　3.1.2 SignalTapIILogicAnalyzer模块
　　3.1.3 TestBench模块
　　3.1.4 LUT（Look-UpTable）查找表模块
　　3.1.5 Delay模块
　　3.1.6 Input模块
　　3.1.7 Output模块
　　3.1.8 Clock模块
　　3.1.9 HDLImport模块
　　3.1.1 0Avalon-MMMaster模块
　　3.1.1 1Avalon-MMSlave模块
　　3.1.1 2Avalon-MMReadFIFO模块
　　3.1.1 3Avalon-MMWriteFIFO模块
　　3.2 DSPBuilder的开发流程
　　3.2.1 Qsys&DSPBuilder的设计流程
　　3.2.2 DSPBuilder标准库设计的特点
　　3.2.3 使用DSPBuilder标准库的情况
　　3.3 添加DSPBuilder设计到现有工程
　　3.3.1 用DSPBuilder标准库实现流水灯
　　3.3.2 模型的功能验证
　　3.3.3 硬件在环测试
　　3.3.4 SignalTapⅡ测试
　　3.3.5 硬件测试
　　3.3.6 在Quartus中设计数码管流动
　　3.3.7 在现有工程中添加DSPBuilder模型功能
　　3.4 手写代码与模型自动代码所占资源的对比
　　3.5 硬件在环测试（HIL）
　　3.5.1 边缘检测的简介
　　3.5.2 HIL的测试方法
　　3.5.3 Burst模式
　　3.5.4 HIL图像边缘检测设计实例
　　3.6 集成手写或遗留HDL代码
　　3.6.1 隐式黑盒接口
　　3.6.2 显式黑盒接口
　　3.6.3 黑盒集成示例
　　3.6.4 SOPCBuilder集成DSPBuilderDesign
　　3.6.5 Avalon-MMFIFO设计实例
　　3.7 SOPCBuilder+IP+NiosII+DSPBuilderDesign
　　3.7.1 创建流水灯模型
　　3.7.2 在SOPC系统中集成模型IP
　　3.7.3 NiosII软件设计
　　第4章 DSPBuilder高级模块库设计
　　4.1 使用DSPBuilder高级模块库的情况
　　4.2 DSPBuilder高级模块库设计流程
　　4.2.1 创建TestBench
　　4.2.2 硬件实现
　　4.2.3 设置系统参数
　　4.2.4 硬件生成
　　4.2.5 硬件验证
　　4.2.6 高级模块库开发流程图示
　　4.3 DSPBuilder高级模块库常用模块介绍
　　4.3.1 基本模块库（BaseBlocks）
　　4.3.2 ModelIP库
　　4.3.3 ModelBus库
　　4.3.4 基原库（ModelPrim）
　　4.3.5 FFT库
　　4.4 DSPBuilder高级模块库设计规则
　　4.4.1 周期精确与延时
　　4.4.2 连接模块协议
　　4.4.3 时分复用（TDM）方法
　　4.4.4 参数定义
　　4.4.5 矢量化数据I/O
　　4.4.6 连接ModelIP模块
　　4.4.7 ModelIP模块的延时显示
　　4.4.8 基原子系统的延时显示
　　4.4.9 基原子系统的延时约束
　　4.4.10 ModelIP模块的延时约束
　　4.4.11 延时与Fmax约束冲突
　　4.4.12 连接ModelIP模块与ModelPrim子系统
　　4.5 Fibonacci模型设计
　　4.5.1 Fibonacci数列的由来
　　4.5.2 Fibonacci模型的创建
　　4.5.3 在Simulink中进行模型的功能仿真
　　4.5.4 修改fibonacci模型
　　4.5.5 输出生成的文件
　　4.5.6 在ModelSim中进行代码的RTL级验证
　　4.5.7 硬件在环测试
　　4.5.8 SignalTapⅡ测试
　　4.5.9 创建QuartusII工程
　　4.5.10将fibonacci设计集成到Qsys中
　　4.6 数字下变频（DDC）系统设计
　　4.6.1 DDC原理介绍
　　4.6.2 DDC系统建模
　　4.6.3 在Simulink中进行功能验证
　　4.6.4 输出生成的文件
　　4.6.5 在ModelSim中进行RTL级代码验证
　　4.6.6 硬件在环测试
　　4.6.7 SignalTapⅡ测试
　　4.6.8 创建QuartusII工程
　　4.6.9 将DDC设计集成到Qsys中
　　4.7 高级模块库与标准模块库混合使用
　　4.7.1 同时使用这两种模块的情况
　　4.7.2 构建数字上变频混合模型
　　4.7.3 在高级模块库中进行硬件在环测试
　　参考文献

　　    《基于模型的设计：Qsys篇》以QuartusⅡ11. O/DSP Buildll.0＆Matlab R2011a为软件平台，围绕基于模型设计这一核心思想，介绍了完整的传统FPCA开发流程、MathWorks公司发布的基于Simulink HDL Coder&Filter Builder的开发FP-GA的最新解决方案、基于标准模块库的DSP Builder设计方法，基于高级模块库的DSP Builder设计方法、基于高级模块库的设计实例。《基于模型的设计：Qsys篇》可作为航天军工、通信与图像处理、FPCA/ASIC、数字信号处理等领域广大开发人员的技术手册，也可以作为高校电类专业学习FPGA/DSP或基于模型设计的教材。