第1章 CPU构架概述
1.1 计算机体系结构概述
1.2 标量流水线技术
1.3 超标量构架
1.4 超长指令构架
1.5 处理器介绍
第2章 OR1200构架
2.1 OpenRISC概述
2.2 OR1200构架
2.3 OR1200核心寄存器
2.4 OR1200的IO接口说明
2.5 OR1200核心硬件配置
第3章 Wishbone片上总线
3.1 概述
3.2 基本特点
3.3 接口信号定义
3.4 Wishbone支持的互联类型
3.5 Wishbone总线周期
3.6 Wishbone寄存反馈总线周期
3.7 Wishbone规范对IP文档的要求
3.8 Wishbone从设备接口示例
3.9 Wishbone对RAM/ROM的支持
3.10 Wishbone点到点连接示例
3.11 Wishbone共享总线连接示例
3.12 地址译码
3.13 仲裁器的设计
3.14 小结
第4章 CPU/DSP核心
4.1 CPU/DSP核心
4.2 IF级
4.3 ID级
4.4 EX级
4.5 系统控制模块
4.6 MA级（lsu模块）
4.7 WB级
第5章 OpenRISC存储系统
5.1 概述
5.2 OpenRISC的高速缓存
5.3 OpenRISC的虚拟存储系统源码分析
5.4 OpenRISC高速缓存的源码分析
5.5 片上存储器QMEM
第6章 OpenRISC的主要外设
6.1 概述
6.2 写缓冲模块OR1200_sb
6.3 总线接口单元模块OR1200_wb_biu
6.4 计时器模块OR1200_tt
6.5 可编程中断控制器模块OR1200_pic
6.6 电源管理模块OR1200_pm
第7章 OpenRISC调试接口
7.1 OR1200的调试功能概述
7.2 调试单元OR1200_du模块
7.3 JTAG开发接口模块
7.4 小结
第8章 编译器移植
8.1 编译过程简介
8.2 GNU开发工具链
8.3 RTL语言
8.4 OR32平台GCC编译器移植
8.5 OR32平台binutils的移植
8.6 OR32工具链的编译安装
第9章 Linux平台移植
9.1 编写OR32复位例外
9.2 内核启动（函数start_kernel）
9.3 内核启动时建立平台（函数setup_arch）
9.4 例外处理
9.5 运行时用到的底层接口
9.6 Linux移植
第10章 OpenRISC参考设计与FPGA移植
10.1 OpenRISC的功能验证
10.2 ORP_SOC的FPGA移植
10.3 FPGA开发板的设计与使用
第11章 开放源代码以太网MAC控制器IP
11.1 开放源代码以太网媒体访问控制器IP
11.2 以太网MAC控制器IP顶层模块
11.3 MII接口模块
11.4 以太网数据发送模块
11.5 以太网数据接收模块
11.6 以太网MAC控制模块
11.7 以太网MAC状态模块
11.8 以太网MAC寄存器模块
11.9 以太网MAC Wishbone接口模块
11.10 小结
第12章 USB设备功能模块
12.1 USB 2.0包标识符及传输控制概述
12.2 USB IP核的整体结构
12.3 寄存器文件模块usbf_rf
12.4 Wishbone接口模块usbf_wb
12.5 内存缓冲区仲裁器
12.5 模块usbf_mem_arb
12.6 协议层模块
12.7 UTMI接口模块
第13章 全定制芯片设计方法
13.1 集成电路设计概述
13.2 芯片设计流程
13.3 DC工具综合
13.4 PrimeTime静态时序分析
13.5 可测性设计
13.6 自动布局布线
13.7 版图的物理验证
附录A 循环冗余校验算法分析与实现
附录B 基于元胞自动机和线性反馈移位寄存器的硬件随机数生成器
附录C Verilog RTL设计中的常见问题
参考文献
缺书网
扫码进群