FPGA那些事儿：Verilog HDL建模设计

　　第1章 Verilog HDL扫盲文
　　1.1 两种主流HDL语言
　　1.2 HDL语言的层次
　　1.3 RTL级和组合逻辑级
　　1.4 Verilog HDL语言真得那么难掌握
　　1.5 高级语言和Verilog HDL语言的区别
　　1.6 什么是Verilog HDL语言的时序
　　1.7 Verilog HDL的综合语言
　　1.7.1 reg和wire的尴尬
　　1.7.2 always@（）的多样性
　　1.7.3 最令人头疼的“一”和“

　　《FPGA那些事儿：Verilog HDL建模设计》总结了使用Verilog HDL语言进行FPGA设计的方法——建模技巧，语言风趣幽默、层析清晰，力图使读者建立起模块化设计的思想，简化设计。全书共6章，第1章起到扫盲的作用；第2章介绍建模的所有基本单位、应用以及一些需要注意的问题，这是通过Verilog HDL语言来设计FPGA的基础；第3章介绍一些典型实验，如PS2解码、UART串口和VGA驱动等；第4章讲仿顺序操作，是建模的一个重点，利用建模的优点去弥补Verilog HDL在顺序性操作的不足；第5章是模块封装，这可用于后期建模；第6章是系统建模，使建模模型有一个大体的轮廓和框架，是构建设计的“蓝图”。建模本身的重点就是简化设计，在最大程度上把设计的内容直接地表达出来。
　　《FPGA那些事儿：Verilog HDL建模设计》适合Verilog HDL的初学者，电子相关专业的大学生以及所有对FPGA感兴趣的电子工程师。