下册
第2篇 FPGA/CPLD产品设计、开发技巧与秘诀
2.1 如何根据项目选择器件
2.2 可编程器件的选择原则
2.3 确定初步方案的方法与技巧
2.4 基于可编程逻辑器件的数字系统的设计流程
2.5 掌握常用FPGA/CPLD
2.6 EDA技术的基本设计方法
2.7 数字系统设计中的低功耗设计方法
2.8 动态可编程重构技术
2.9 多级逻辑的设计技巧
2.10 Verilog HDL设计方法与技巧
2.11 FPGA设计的稳定性探讨
2.12 同步电路设计技巧
2.13 图形设计法的实用技术
2.14 状态机设计技巧
2.15 存储器的VHDL实现方法与技巧
2.16 存储器设计典型实例
2.17 只读存储器
2.18 比较器
2.19 多路选择器
2.20 三态总线
2.21 m序列的产生和性质
2.22 对具体某一信号的连续存储
2.23 典型的时序逻辑电路分析与描述
2.24 用Verilog HDL的时序逻辑电路设计
2.25 时序逻辑电路的设计方法与技巧
2.26 FPGA/CPLD的设计和优化
2.27 CPLD典型器件ispPAC20的扩展应用技巧
2.28 CPLD典型器件ispPAC的基本应用技巧
2.29 Verilog HDL设计组合逻辑电路技巧
2.30 VHDL设计组合逻辑电路技巧
2.31 LED七段译码器的分析与设计
2.32 电路的仿真技巧
2.33 宏器件及其调用
2.34 ispPAC的增益调整方法
2.35 数字系统的描述方法
2.36 FPGA系统设计与调试技巧
2.37 典型的下载／配置方式
2.38 Xilinx器件的下载
2.39 ByteBlaster并口下载电缆
2.40 单个FLEX系列器件的PS配置（下载电缆连接与下载操作）
2.41 多个FLEX器件的PS配置（下载电路连接与下载操作）
2.42 单个MAX器件的JTAG方式编程（POF文件连接与编程）
2.43 单个FLEX器件的JTAG方式配置（SOF文件连接与编程）
2.44 多个MAX/FLEX器件的JTAG方式编程／配置（连接与编程）
2.45 主动串行与被动串行配置模式
2.46 门禁系统设计技巧
2.47 两种实际应用的计数器电路设计
2.48 常用触发器及其应用设计技巧
2.49 加法器设计
2.50 ispPAC的接口电路设计
2.51 编程接口和编程——ISP方式和JTAG方式
2.52 利用Verilog HDL设计状态机的技巧
2.53 系统级层次式设计
2.54 边界扫描测试技术
2.55 在系统下载电缆与评估板
2.56 用CPLD和单片机设计电子系统
2.57 怎样优化程序
2.58 怎样才能避免潜在的危险
2.59 毛刺的产生及其消除技巧
2.60 计数器设计与FPGA资源
2.61 组合逻辑电路的竞争冒险及其消除技巧
2.62 选择器设计和FPGA资源
2.63 基于FPGA/CPLD应用设计的23点经验总结
第3篇 FPGA/CPLD常用工具及软件特性
3.1 常用的FPGA开发工具
3.2 常用EDA设计工具
3.3 FPGA/CPLD数字逻辑实验平台
3.4 软件资源
3.5 典型常用的Verilog HDL语言（应用设计举例）
3.6 Verilog HDL的一般结构
3.7 19种常用电路的Verilog HDL描述
3.8 典型常用的VHDL语言（应用设计举例）
3.9 10种常用电路的VHDL描述
第4篇 FPGA/CPLD常用芯片结构及特点
4.1 FPGA和CPLD的结构性能对照
4.2 FPGA/CPLD的基本结构和原理
4.3 Xilinx系列CPLD
4.4 Altera系列CPLD
4.5 现场可编程系统芯片FPSC
4.6 无限可重构可编程门阵列ispXPGA
4.7 ispXPLD器件
4.8 在系统可编程通用数字开关ispGDS和互连器件ispGDX／V
4.9 在系统可编程模拟器件的原理
4.10 各种在系统可编程模拟器件的结构
4.11 ispLSI系列器件的性能参数
4.12 ispLSI系列器件的主要技术特性
4.13 ispLSI系列器件的编程方法
4.14 成熟器件与新型器件
4.15 FPGA/CPLD器件的编程
附录1 现场可编程逻辑器件主流产品一览
附录2 各种器件的下载电路（在系统可编程ispJTAGTM芯片设计指导）
附录3 Lattice系统宏（器件库）
附录4 国内外常用二进制逻辑元件图形符号对照表
附录5 世界著名的FPGA厂商及商标符号
附录6 实验开发板电路原理图
附录7 常用FPGA的端口资源
附录8 两种CPLD实验仪器面板图及电路图
附录9 CPLD主要器件引脚图
附录10 缩略语词汇表
参考文献
缺书网
扫码进群