第1章 概述
1.1 EDA技术及其发展
1.2 EDA技术实现目标
1.3 硬件描述语言VHDL
1.4 VHDL综合
1.5 基于VHDL的自顶向下设计方法
1.6 EDA与传统电子设计方法的比较
1.7 EDA的发展趋势
习题
第2章 EDA设计流程及其工具
2.1 FPGA／CPLD设计流程
2.1.1 设计输入(原理图／HDL文本编辑)
2.1.2 综合
2.1.3 适配
2.1.4 时序仿真与功能仿真
2.1.5 编程下载
2.1.6 硬件测试
2.2 ASIC及其设计流程
2.2.1 ASIC设计方法
2.2.2 一般ASIC设计的流程
2.3 常用EDA工具
2.3.1 设计输入编辑器
2.3.2 HDL综合器
2.3.3 仿真器
2.3.4 适配器(布局布线器)
2.3.5 下载器(编程器)
2.4 MAX＋plus概述
2.5 IP核
习题
第3章 FPGA／CPLD结构与应用
3.1 概述
3.1.1 可编程逻辑器件的发展历程
3.1.2 可编程逻辑器件的分类
3.2 简单PLD原理
3.2.1 电路符号表示
3.2.2 PROM
3.2.3 PLA
3.2.4 PAL
3.2.5 GAL
3.3 CPLD结构与工作原理
3.4 FPGA结构与工作原理
3.4.1 查找表
3.4.2 FLEXlOK系列器件
3.5 FPGA／CPLD测试技术
3.5.1 内部逻辑测试
3.5.2 JTAG边界扫描测试
3.5.3 嵌入式逻辑分析仪
3.6 FPGA／CPLD产品概述
3.6.1 Latice公司CPLD器件系列
3.6.2 Xilinx公司的FPGA和CPI+D器件系列
3.6.3 Altera公司FPGA和CPLD器件系列
3.6.4 Actel公司的FPGA器件系列
3.6.5 Altera公司的FPGA配置方式与器件系列
3.7 CPLD和FPGA的编程与配置
3.7.1 CPLD的ISP方式编程
3.7.2 使用PC并行口配置FPGA
3.7.3 使用专用配置器件配置FPGA
3.7.4 使用单片机配置FPGA
3.7.5 使用CPLD配置FPGA
习题
实验与设计
3.1 单片机或CPLD及EPROM配置FPGA电路设
第4章 VHDL设计初步
4.1 多路选择器VHDL描述
4.1.1 2选1多路选择器的VHDL描述
4.1.2 VHDL相关语法说明
4.1.3 VHDL设计的基本概念和语句小节
4.2 寄存器描述及其VHDL语言现象
4.2.1 D触发器的VHDL描述
4.2.2 D触发器VHDL描述的语言现象说明
4.2.3 实现时序电路的VHDL不同表达方式
4.2.4 异步时序电路设计
4.3 1位二进制全加器的VHDL设计
4.3.1 半加器描述和CASE语句
4.3.2 全加器描述和例化语句
4.3.3 VHDL设计基本概念和语言现象小节
4.4 VHDL文本输入设计方法初步
4.4.1 编辑输入并保存VHDL源文件
4.4.2 将当前设计设定为工程和选定目标器件
4.4.3 选择VHDL文本编译版本号和排错
4.4.4 时序仿真
4.4.5 设计项目的其他信息和资源配置
4.4.6 引脚锁定
4.4.7 编程下载和测试
4.4..8 设计流程归纳
4.4.9 MAX+plus在Windows2000／XF上的安装设置
习题
实验与设计
4.1 简单组合电路的设计
4.2 简单时序电路的设计
第5章 VHDL设计进阶
5.1 4位加法计数器的VHDL描述
5.1.1 4位加法计数器
5.1 2整数、自然数和正整数数据类型
5.1.3 4位加法计数器的另一种表达方式
5.2 不同工作方式的时序电路设计
5.2.1 相关语法
5.2.2 带有复位和时钟使能的十进制计数器
5.2.3 带有并行置位的移位寄存器
5.3 数据对象DArAOBJECTS
5.3.1 常数(CONSTANT)
5.3.2 变量(VARIABLE)
5.3.3 信号(SIGNAL)
5.3.4 进程中的信号与变量赋值语句
5.4 双向电路和三态控制电路设计
5.4.1 三态门设计
5.4.2 双向端口设计
5.4.3 三态总线电路设计
5.4.4 顺序条件语句IF语句
5.5 进程语句结构
5.5.1 进程语句格式
5.5.2 PROCESS组成
5.5.3 进程要点
5.6 仿真延时
5.6.1 固有延时
5.6.2 传输延时
5.6.3 仿真6
习题
实验与设计
5.1 设计含异步清零和同步时钟使能的加法计数器
5.2 7段数码显示译码器设计
5.3 8位数码扫描显示电路设计
5－4 数控分频器的设计
5.5 8位十六进制频率计设计
5.6 32位并进／并出移位寄存器设计
第6章 原理图输入设计方法
6.1 原理图方式设计初步
6.2 较复杂电路的原理图设计
6.2.1 设计有时钟使能的2位十进制计数器
6.2.2 频率计主结构电路设计
6.2.3 测频时序控制电路设计
6.2.4 频率计顶层电路设计
6.3 参数可设置LPM宏功能块应用
6.3.1 基于LPM－COUNTER的数控分频器设计
6.3.2 基于LPM－ROM的4位乘法器设计
6.4 波形输入设计方法
习题
实验与设计
6－1 用原理图输入法设计8位全加器
6－2 用原理图输入法设计较复杂数字系统
6－3 LPM模块使用
第7章 有限状态机设计
7.1 一般有限状态机的设计
7.1.1 用户自定义数据类型定义语句
7.1.2 为什么要使用状态机
7.1.3 一般有限状态机的设计
7.2 Moore型有限状态机的设计
7.2.1 多进程有限状态机
7.2.2 单进程Moore型有限状态机
7.3 Mealy型有限状态机的设计
7.4 状态编码
……
第8章 VHDL结构与要素
8.1 实体
8.2 结构体
8.3 子程序(SUBPROGRAM)
8.4 VHDL库
8.5 VHDL程序包
8.6 配置
8.7 VHDL文字规则
8.8 数据类型
8.9 VHDL操作符
8.1 0LPM的VHDL文本方式调用
习题
实验
第9章 VHDL基本语句
9.1 顺序语句
9.2 VHDL并行语句
9.3 属性描述与定义语句
习题
实验
第10章 设计优化和设计方法
10.1 面积优化
10.2 速度优化
10.3 使用MAX+plusII优化设计
10.4 其他设置
习题
实验
第11章 EDA工具软件接口
11.1 EDA软件接口流程
11.2 Synplify与MAX+plusII的接口
11.3 Synplify与ispEXPERTCompiler的接口
11.4 ModelSim与MAX+plusII的接口
11.5 从MAX+plusII向QuartusII转换
习题
实验
第12章 电子系统设计实践
12.1 等精度频率计设计
12.2 高速A/D采样控制设计
12.3 VGA图像显示控制器设计
12.4 直接数字合成器(DDS)设计
12.5 使用IPCore设计FIR滤波器
12.6 通过异步收发器(UART)设计
习题
实验
附录习题参考答案
参考文献
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