第一章 CPLD与FPGA概述
第一节 可编程逻辑器件的发展及特点
一、可编程逻辑器件的发展
二、CPLD／FGPA的用途
三、CPLD／FPGA的特点
四、CPLD与FPGA的比较
五、CPLD／FPGA和单片机的比较
第二节 CPLD／FPGA的基本工作原理
一、基于乘积项的CPLD的工作原理
二、采用查找表的FPGA的工作原理
第三节 Altera系列CPLD介绍
一、MAX7000系列器件简介
二、MAX7000系列器件的结构
三、MAX7000系列器件功能描述
第四节 Xilinx系列CPLD介绍
一、XC9500系列器件简介
二、XC9500系列器件的结构
三、XC9500系列器件功能描述
第五节 可编程逻辑器件的开发
一、可编程逻辑器件的设计过程
二、可编程逻辑器件设计举例
第二章 CPLD实验仪介绍
第一节 DP-MCU／Altera实验仪
一、实验仪主要器件
二、应用接口
三、跳线接口
四、原理简介
第二节 DP—MCU／Xilinx实验仪
一、实验仪主要器件
二、应用接口
三、跳线接口
四、原理简介
第三节 其他CPLD实验仪
一、CPLDMCU下载仿真实验仪
二、Altera CPLD开发板
三、5l+CPLD学习板
第三章 CPLD开发软件和仿真软件的使用
第一节 Altera开发软件MAX+plusII的安装和使用
一、MAX+plusII的安装
二、MAX+plusII的使用
第二节 Xmnx开发软件ISE WebPACK的安装和使用
一、WebPACK软件的安装
二、WebPACK软件的使用
第三节 仿真Modelsim SE软件的安装和使用
一、Modelsim SE 6．0软件的安装
二、Modelsim SE 6．0软件的使用
第四章 初识Verilog HDL
第一节 硬件描述语言概述
一、什么是硬件描述语言
二、硬件描述语言的发展
三、为何使用硬件描述语言
第二节 Verilog HDL基本知识
一、什么是Verilog HDL
二、Verilog HDL的发展
三、Verilog HDL与VHDL比较
四、Verilog HDL与C语言的比较
第三节 Verilog HDL模块介绍
一、什么是模块
二、模块的结构
第五章 Verilog HDL数据类型与运算符
第一节 Verilog HDL基本词法
一、标识符
二、关键字
三、注释
四、空白符
第二节 Verilog HDL常量变量及其数据类型
一、常量及其数据类型
二、变量及其数据类型
第三节 Verilog HDL运算符
一、算术运算符
二、逻辑运算符
三、位运算符
四、关系运算符
五、等式运算符
六、缩位运算符
七、移位运算符
八、条件运算符
九、位拼接运算符
第六章 Verilog HDL基本语句
第一节 赋值语句
一、持续赋值语句
二、过程赋值语句
第二节 块语句
一、串行块语句beginIend
二、并行块语句fork-join
第三节 过程语句
一、initial过程语句
二、always过程语句
第四节 条件语句
一、if条件语句
二、case条件语句
第五节 循环语句
一、forever语句
二、repeat语句
三、while语句
四、for语句
第六节 编译向导语句
一、宏替换define
二、文件包舍include
三、条件编译ifdef、else、endif
四、时间尺度timescale
第七节 任务(task)和函数(function)说明语句
一、任务(task)说明语句
二、函数(function)说明语句
第八节 系统任务与系统函数
一、$display和$write任务
二、$monitor与$strobe
三、$time与$realtime
四、$finish与$stop
第七章 Verilog HDL的描述方式
第一节 结构描述方式
一、Verilog HDL内置门元件
二、门级结构描述
第二节 数据流描述方式
第三节 行为描述方式
第八章 用Verilog HDL描述数字电路
第一节 基本门电路的设计
一、与门
二、或门
三、非门
四、与非门
五、或非门
六、异或门
七、缓冲门
八、三态门
第二节 组合逻辑电路的设计
一、数据选择器
二、编码器
三、译码器
四、加法器
第三节 双稳态触发器的设计
一、RS触发器
二、D触发器
三、JK触发器
四、T触发器
第四节 时序逻辑电路的设计
一、寄存器
二、锁存器
三、计数器
第九章 CPLD实验与综合设计实例
第一节 CPLD基本实验
一、LED发光二极管实验
二、键盘实验
三、数码LED显示器实验
四、音响实验
第二节 CPLD综合设计实例
一、乐曲演奏电路
二、数字钟
三、频率计
四、交通灯
参考文献
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