译者序
原书序
第1章 物理工艺对体系结构的影响
1.1 引言
1.2 CMOS工艺下处理器体系结构的实现
1.3 高性能微处理器周期时间的选择
1.4 PA8000、21164和21264处理器的比较
1.5 互连电阻的趋势
1.6 功耗趋势
1.7 高级封装
1.8 小结
参考文献
第2章 CMOS器件尺寸缩小和亚0.25um系统中的问题
2.1 MOSFET缩小理论
2.2 0.25um以下工艺中CMOS的缩小问题
2.3 互连BC延迟
2.4 低温CMOS
参考文献
第3章 泄漏功耗降低技术
3.1 引言
3.2 晶体管泄漏电流组成成分
3.3 电路亚阈值泄漏电流
3.4 泄漏控制技术
参考文献
第4章 低电压技术
4.1 低电压低阈值电路设计
4.2 电源关断方案
4.3 衬底偏置控制
4.4 处理器设计举例
4.5 小结
参考文献
第5章 SOI工艺与电路
5.1 引言
5.2 PD-SOI与FD SOI的器件设计考虑
5.3 器件结果
5.4 PD－SOI CMOS数字电路
5.5 低功耗SOI
5.6 小结
参考文献
第6章 器件和互连线的工艺参数变动模型
6.1 引言——变动来源
6.2 概述——统计描述
6.3 工艺参数变动综述
6.4 刻画和处理参数变动的方法
6.5 在互连影响分析问题上的应用
6.6 小结
参考文献
第7章 高速VLSI算术单元：加法器和乘法器
7.1 高速加法：算法和VLSI实现
7.2 乘法
7.3 小结
参考文献
第8章 钟控存储单元
8.1 时钟策略概述
8.2 时钟信号的非理想特性
8.3 基本锁存器对
8.4 基本触发器
8.5 鲁棒性设计准则1
8.6 时序逻辑的时序特性
8.7 锁存器对和触发器的比较
8.8 高性能钟控存储单元
8.9 鲁棒性设计准则2
8.10 钟控存储单元的性能指标
8.11 动态电路的锁存单元
8.12 建议和小结
参考文献
第9章 时钟分配
9.1 引言
9.2 目标
9.3 实现
9.4 时钟驱动器版图
9.5 变动
9.6 小结
参考文献
第10章 寄存器文件和缓冲存储器
10.1 基本结构
10.2 基本SRAM单元的设计和操作
10.3 地址路径的设计
10.4 读路径设计
10.5 写路径设计
10.6 冗余
10.7 可靠性问题
参考文献
第11章 分析片上互连效应
11.1 引言
11.2 简化的互连线分析
11.3 模型降阶
11.4 驱动器模型
11.5 小结
参考文献
第12章 互连驱动技术
12.1 工艺尺寸缩小趋势
12.2 与电容效应有关的问题和解决办法
12.3 与电感效应有关的问题和解决办法
12.4 与电阻效应有关的问题和解决办法
12.5 长距离布线的问题和解决办法
12.6 小结
参考文献
第13章 I／O和ESD电路设计
13.1 引言
13.2 供电的考虑因素
13.3 片外驱动电路的边沿速率控制
13.4 混合电压I／O
13.5 阻抗匹配
13.6 预补偿驱动器
13.7 输入接收器
13.8 ESD威胁
13.9 ESD模型
13.10 ESD保护网络的电路拓扑
13.11 ESD保护设计元件和方法
13.12 电源钳位
13.13 CDN的考虑因素
参考文献
第14章 高速芯片间的信号传输
14.1 传输线
14.2 信号链路的性能指标
14.3 发送器
14.4 接收器
14.5 时钟信号生成
14.6 未来趋势
14.7 小结
参考文献
第15章 计算机辅助设计工具概述
15.1 引言
15.2 微体系结构设计和电路可行性研究工具
15.3 RTL模型设计工具
15.4 RTL数据通路／存储器设计工具
15.5 控制逻辑设计工具
15.6 芯片装配和总体线网布线
15.7 芯片级版图、电路以及时序验证
15.8 测试模式生成
15.9 结论
参考文献
第16章 时序验证
16.1 引言
16.2 时序验证的目标和分析
16.3 高速设计和时序验证中的关键因素
16.4 非存储器定制模块的时序验证
16.5 存储器模块的时序验证
16.6 设计流程和全芯片时序验证
16.7 未来的挑战
参考文献
第17章 供电网络的设计与分析
17.1 引言
17.2 供电网络设计
17.3 供电网格分析
17.4 供电网格建模
17.5 小结
参考文献
第18章 商性能处理器测试
18.1 引言
18.2 测试的基本概念
18.3 可测试性设计
18.4 小结
参考文献
缺书网
扫码进群