第1章 数字逻辑设计与Verilog的发展过程
1.1计算机辅助设计与集成电路产业
1.2硬件描述语言
1.3集成电路芯片设计流程
第2章 Verilog设计风格与概念
2.1设计风格
2.1.1设计者与修改原因
2.1.2设计代码的注释和说明
2.1.3设计过程注意事项
2.2基本概念
2.2.1操作符
2.2.2注释说明与空白
2.2.3数字
2.2.4字符串
2.2.5标识符、关键词及系统函数
2.2.6信息显示于标准的输出
2.2.7仿真监视
2.2.8结束仿真
参考文献
第3章 Verjlog设计结构
3.1设计方法
3.2模块
3.3端口
3.4模块实例的引用
3.5数据类型
3.5.1数值集合
3.5.2线网
3.5.3寄存器
3.5.4向量
3.5.5数字
3.5.6参数
3.5.7数组与内存
3.5.8三态
参考文献
第4章 门级描述
4.1and，or，nand，nor，xor及xnor门
4.2buf及not门
4.3实例说明
4.4多路输入选择器实例
习题
参考文献
第5章 数据流建模
5.1连续赋值
5.2表达式
5.2.1常数值表达式
5.2.2操作数
5.2.3操作符
5.3应用实例
5.3.13-8译码器
5.3.24一2编码器
5.3.34位加法器
5.3.41-4多路输出选择器
5.3.53位多数位表决器
5.3.61位全减器
习题
参考文献
第6章 行为描述
6.1过程性结构
6.1.1initial区块
6.1.2always区块
6.2过程性赋值
6.2.1阻塞过程性赋值
6.2.2非阻塞过程性赋值
6.3begin...end块语句
6.4if语句
6.5case语句
6.6casez语句
6.7casex语句
6.8循环
6.8.1for循环
6.8.2while循环
6.8.3forever循环
6.8.4repeat循环
6.9begin...end区块语句
6.10fork...join区块语句
6.11wait语句
6.12实用范例
6.12.1两位数BCD计数器
6.12.2BCD码加法器
6.12.316字节双端口RAM
6.12.416字节单端RAM
习题
参考文献
第7章 函数及任务
7.1函数
7.2任务
7.3函数调用函数
7.4任务调用函数及任务
7.5系统函数与任务
7.5.1与实数有关的系统函数与任务
7.5.2显示与写入系统任务
7.5.3驱动器计数系统函数
7.5.4文件输出系统任务
7.5.5结束执行系统任务
7.5.6时序检查系统任务
7.5.7测试信号系统任务
7.5.8加载内存系统任务
7.5.9时间刻度系统函数与任务
7.5.10储存与重新激活系统任务
7.5.11复位系统任务
7.5.12其它系统任务与函数
习题
参考文献
第8章 用户定义的原语逻辑电路与状态机
8.1UDP的设计方法
8.2用UDP描述组合逻辑电路
8.3用UDP描述时序逻辑电路
8.4状态机
8.4.1Moore状态机
8.4.2Mealy状态机
习题
参考文献
第9章 Verilog程序设计技巧
9.1程序设计
9.1.1如何设计综合电路
9.1.2数学表达式的顺序及群集
9.1.3if语句与case语句的比较
9.2编译器预处理命令
9.2.1include
9.2.2define与undef
9.2.3timescale
9.2.4resetall
9.2.5ifdef，else与endif
参考文献
第10章 电路延迟时序的设定
10.1逻辑门延迟
10.2连接线延迟
10.3模块路径延迟
10.3.1特定区块
10.3.2特定参数
10.4跳变沿敏感的路径延迟
10.5状态相关路径延迟
10.6延迟时间值设定
习题
参考文献
第11章 实用专题设计范例
11.10～9999十进制计数器
11.216位移位式乘法器
11.316位固定点式乘法器
11.416位布斯乘法器
11.516位移位式除法器
11.616位重存与非重存除法器
11.7移动蛇控制电路
11.8键盘控制电路
11.9循环冗余校验电路
11.10浮点数运算器电路
11.10.1浮点数加法器
11.10.2浮点数乘法器
参考文献
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