第1章 可编程逻辑设计指导原则
1.1 可编程逻辑基本设计原则
1.1.1 面积和速度的平衡与互换原则
1.1.2 硬件原则
1.1.3 系统原则
1.1.4 同步设计原则
1.2 可编程逻辑常用设计思想与技巧
1.2.1 乒乓操作
1.2.2 串并转换
1.2.3 流水线操作
1.2.4 异步时钟域数据同步
1.3 Altera推荐的Coding Style
1.3.1 Coding Style的含义
1.3.2 结构层次化编码（Hierarchical Coding）
1.3.3 模块划分的技巧（Design Partitioning）
1.3.4 组合逻辑的注意事项
1.3.5 时钟设计的注意事项
1.3.6 全局异步复位资源
1.3.7 判断比较语句case和if...else的优先级
1.3.8 使用Pipelining技术优化时序
1.3.9 模块复用与Resource Sharing
1.3.10 逻辑复制
1.3.11 香农扩展运算
1.3.12 信号敏感表
1.3.13 状态机设计的一般原则
1.3.14 Altera Megafunction资源的使用
1.3.15 三态信号的设计
1.3.16 加法树的设计
1.4 小结
1.5 问题与思考
第2章 Altera器件高级特性与应用
2.1 时钟管理
2.1.1 时序问题
2.1.2 锁相环应用
2.2 片内存储器
2.2.1 RAM的普通用法
2.2.2 RAM用做移位寄存器
2.2.3 RAM实现固定系数乘法
2.3 数字信号处理
2.3.1 DSP块资源
2.3.2 工具支持
2.3.3 典型应用
2.4 片外高速存储器
2.4.1 存储器简介
2.4.2 ZBT SRAM接口设计
2.4.3 DDR SDRAM接口设计
2.4.4 QDR SRAM接口设计
2.4.5 DDR2、QDR II和RLDRAM II
2.4.6 软件支持和应用实例
2.5 高速差分接口和DPA
2.5.1 高速差分接口的需求
2.5.2 器件的专用资源
2.5.3 动态相位调整电路（DPA）
2.5.4 软件支持和应用实例
2.6 高速串行收发器
2.7 小结
2.8 问题与思考
第3章 LogicLock设计方法
3.1 LogicLock设计方法简介
……
3.2 LogicLock区域
3.3 LogicLock的约束注意事项
3.4 反标注布线信息
3.5 LogicLock设计方法支持的Tcl Scripts
3.6 Quartus II基于模块化的设计流程
3.7 小结
3.8 问题与思考
第4章 时序约束与时序分析
4.1 时序约束与时序分析基础
4.2 设置时序约束的常用方法
4.3 高级时序分析
4.4 最小化时序分析
4.5 使用Tcl工具进行高级时序分析
4.6 小结
4.7 问题与思考
第5章 设计优化
5.1 解读设计
5.2 设计优化的基本流程和首次编译
5.3 资源利用优化
5.4 I/O时序优化
5.5 最高时钟频率优化
5.6 使用DSE工具优化设计
5.7 如何减少编译时间
5.8 设计优化实例
5.9 小结
5.10 问题与思考
第6章 Altera其他高级工具
6.1 命令行与Tcl脚本
6.2 HardCopy流程
6.3 基于Nios II处理器的嵌入式系统设计
6.4 DSP Builder工具
6.5 小结
6.6 问题与思考
第7章 FPGA系统级设计技术
7.1 信号完整性及常用I/O电平标准
7.2 电源完整性设计
7.3 功耗分析和热设计
7.4 SERDES与高速系统设计
7.5 小结
7.6 问题与思考
附录 配套光盘使用说明
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