信息与通信工程研究生规划教材：专用集成电路设计

　　第1章  ASIC设计概述
　　1.1  ASIC概述
　　1.2  ASIC类型
　　1.3  ASIC开发流程
　　1.4  ASIC发展状况
　　1.4.1  制造工艺
　　1.4.2  EDA技术
　　1.4.3  IP技术
　　1.4.4  SoC/NoC
　　1.4.5  信号完整性
　　第2章  VHDL
　　2.1 VHDL概述
　　2.1.1  VHDL的特点
　　2.1.2  用VHDL进行电路设计的主要流程
　　2.2  VHDL的基本模型结构
　　2.2.1  库和程序包
　　2.2.2  实体说明
　　2.2.3  结构体
　　2.3  VHDL的基本语法
　　2.3.1  VHDL的标识符
　　2.3.2  VHDL的常数及信号、变量
　　2.3.3  VHDL的数据类型
　　2.3.4  VHDL的运算操作符
　　2.4  VHDL的基本语句
　　2.4.1  并行语句
　　2.4.2  顺序语句
　　2.5  VHDL子程序
　　2.5.1  VHDL的函数
　　2.5.2  过程
　　2.6  VHDL配置、模拟周期、delta延时及延时表示
　　2.6.1  VHDL配置
　　2.6.2  VHDL的模拟周期、delta延时
　　2.6.3  VHDL的延时表示
　　2.7  VHDL的基本逻辑电路设计
　　2.7.1  组合电路设计
　　2.7.2  时序电路的设计
　　2.7.3  存储器的描述
　　第3章  Verilog HDL
　　3.1  Verilog HDL概述
　　3.2  Verilog HDL基本模型结构
　　3.3  Verilog HDL的标识符及数字表示
　　3.4  Verilog HDL的数据类型
　　3.5  Verilog HDL的操作运算符
　　3.6  Verilog HDL的基本语句
　　3.6.1  赋值语句
　　3.6.2  条件语句
　　3.6.3  case语句
　　3.6.4  循环语句
　　3.6.5  结构体说明语句
　　3.6.6  块语句
　　3.6.7  wait语句
　　3.6.8  任务和函数
　　3.6.9  系统函数与编译向导
　　3.6.10  Verilog HDL中的延时表示
　　3.7  Verilog HDL基本电路单元设计
　　3.7.1  组合电路的设计
　　3.7.2  时序电路的设计
　　第4章  逻辑综合
　　4.1  逻辑综合概述
　　4.1.1  逻辑综合定义及发展
　　4.1.2  逻辑综合的步骤
　　4.2  组合逻辑综合
　　4.2.1  VHDL描述和可综合组合逻辑电路
　　4.2.2  Verilog HDL与可综合组合逻辑电路
　　4.3  时序逻辑综合
　　4.3.1  VHDL与可综合时序逻辑电路
　　4.3.2  Verilog HDL与可综合时序逻辑电路
　　4.4  三态器件的综合
　　4.5  存储器的综合
　　4.5.1  VHDL存储器综合
　　4.5.2  Verilog HDL存储器综合
　　4.6  有限状态机的综合
　　4.6.1  VHDL描述有限状态机
　　4.6.2  Verilog HDL描述有限状态机
　　4.7  逻辑综合的优化
　　4.7.1  优化约束的作用
　　4.7.2  优化策略
　　4.8  代码风格对逻辑综合的影响
　　4.8.1  基本的if和case代码编写
　　4.8.2  对迟到信号的if和case代码编写
　　4.8.3  逻辑功能块的代码编写
　　4.8.4  一般代码编写指导原则
　　4.9  综合工具简介
　　4.9.1  DC的工作步骤
　　4.9.2  自顶向下和自底向上综合
　　4.9.3  DC基本命令介绍
　　第5章  仿真
　　5.1  仿真的类型
　　5.2  逻辑仿真的工作原理
　　5.3  测试平台的建模
　　5.3.1  测试建模归类
　　5.3.2  激励与响应
　　5.3.3  构建测试矢量
　　5.4  逻辑仿真的单元模型
　　5.4.1  基本模型
　　5.4.2  Synopsys模型
　　5.4.3  Verilog HDL和VHDL模型
　　5.4.4  VITAL模型
　　5.5  延时模型
　　5.6  静态时序分析
　　5.6.1  使用静态时序分析的必要性
　　5.6.2  静态时序分析的基本概念
　　5.6.3  静态时序分析工具Prime Time简介
　　5.7  形式验证
　　5.7.1  形式验证的原理
　　5.7.2  Formality介绍
　　5.8  再谈动态仿真
　　5.8.1  加速仿真验证方法介绍
　　5.8.2  根据设计选择仿真形式
　　5.8.3  嵌入式缩短自测试方法
　　第6章  测试
　　6.1  测试概述
　　6.1.1  可测性设计
　　6.1.2  DFT方案选取原则
　　6.2  边界扫描测试
　　6.2.1  原理
　　6.2.2  边界扫描单元
　　6.3  内建自测试
　　6.3.1  原理
　　6.3.2  存储器内建自测试
　　6.4  扫描测试
　　6.4.1  扫描测试原理
　　6.4.2  扫描测试分类
　　6.5  IP core的测试
　　6.5.1  IP core
　　6.5.2  IP core的可测性设计
　　6.5.3  测试访问
　　6.6  生产测试
　　第7章  布局布线
　　7.1  概述
　　7.2  设计流程
　　7.3  ASIC布局
　　7.3.1  ASIC管芯
　　7.3.2  布局规划
　　7.3.3  布局算法
　　7.4  ASIC布线
　　7.4.1  布线算法
　　7.4.2  特殊网络布线
　　7.5  布图检查
　　7.5.1  设计检查
　　7.5.2  冲突
　　7.5.3  天线效应
　　第8章  可编程ASIC设计
　　8.1  可编程ASIC的种类及基本特征
　　8.2  可编程ASIC的逻辑单元
　　8.2.1  基于乘积项的PLD结构
　　8.2.2  基于查找表的PLD结构
　　8.3  可编程ASIC的输入输出
　　8.4  可编程器件的编程方式
　　8.4.1  主动串行配置方式
　　8.4.2  被动串行配置方式
　　8.4.3  JTAG配置方式
　　8.4.4  被动并行异步配置方式
　　8.4.5  快速被动并行配置方式
　　8.5  可编程ASIC的设计流程
　　8.6  可编程ASIC设计软件简介
　　8.6.1  设计输入
　　8.6.2  逻辑综合
　　8.6.3  布局布线
　　8.6.4  功耗分析
　　8.6.5  硬件调试
　　8.6.6  工程变更管理
　　8.6.7  仿真
　　8.6.8  时序收敛
　　8.6.9  静态时序分析
　　8.6.10  编程配置
　　第9章  通信ASIC设计
　　9.1  数字通信系统的基本结构
　　9.2  同步电路设计
　　9.3  FIFO设计
　　9.3.1  同步FIFO设计
　　9.3.2  异步FIFO设计
　　9.4  调整电路设计
　　9.5  编译码器设计
　　9.6  调制和解调
　　9.7  通信ASIC设计的一般方法
　　9.7.1  系统化设计
　　9.7.2  同步设计
　　9.7.3  并行设计
　　第10章  设计举例
　　10.1  简单CPU的设计
　　10.1.1  设计任务
　　10.1.2  微处理器硬件系统及原理
　　10.1.3  处理器指令系统及功能
　　10.1.4  示范程序
　　10.1.5  处理器的设计
　　10.1.6  系统输入输出
　　10.1.7  设计思路及源程序
　　10.1.8  验证程序设计及仿真结果
　　10.2  FIR滤波器的设计
　　10.2.1  设计要求
　　10.2.2  设计工具
　　10.2.3  总体设计思路
　　10.2.4  系统结构与模块划分
　　10.2.5  模块设计与信号定义
　　10.2.6  测试平台
　　10.2.7  功能仿真结果
　　10.2.8  综合结果
　　10.2.9  后仿真结果
　　10.2.10  结论
　　10.2.11  源代码
　　附录A  IEEE资源库
　　附录B  VHDL保留的关键字
　　附录C  Verilog HDL保留的关键字

　　    《信息与通信工程研究生规划教材：专用集成电路设计》主要以数字专用集成电路设计技术为目标，介绍了专用集成电路的设计流程、设计工具与设计方法。