第1章 EDA设计导论.
1.1 EDA技术综述
1.1.1 EDA技术发展历史
1.1.2 EDA技术含义
1.1.3 EDA技术主要内容
1.2 PLD设计方法学
1.2.1 PLD设计概论
1.2.2 PLD设计流程
1.2.3 SOPC设计流程
1.3 HDL硬件描述语言
1.3.1 HDL硬件描述语言概念
1.3.2 HDL语言特点和比较
1.3.3 HDL语言最新发展
习题
第2章 可编程逻辑器件设计方法
2.1 可编程逻辑器件基础
2.1.1 可编程逻辑器件概述
2.1.2 可编程逻辑器件的发展历史
2.2 PLD芯片制造工艺
2.3 PLD芯片结构
2.3.1 CPLD原理及结构
2.3.2 FPGA原理及结构
2.3.3 CPLD和FPGA比较
2.3.4 PLD选择原则
2.4 Xilinx公司芯片简介
2.4.1 XilinxCPLD芯片介绍
2.4.2 XilinxFPGA芯片介绍
2.4.3 XilinxPROM芯片介绍
习题
第3章 VHDL语言基础
3.1 VHDL程序结构
3.1.1 VHDL程序结构概述
3.1.2 VHDL程序实体
3.1.3 VHDL结构体
3.2 VHDL语言描述风格
3.2.1 结构体行为描述
3.2.2 结构体数据流描述
3.2.3 结构体结构化描述
3.3 设计资源共享
3.3.1 库
3.3.2 包集合
3.3.3 子程序和函数
3.3.4 元件配置
3.4 VHDL语言的文字规则
3.4.1 数字型文字
3.4.2 字符型文字
3.4.3 标识符
3.4.4 下标名及下标段名
3.5 VHDL语言数据对象.类型和属性
3.5.1 VHDL中的数据对象
3.5.2 VHDL中的数据类型
3.5.3 VHDL中的预定义属性
3.6 VHDL语言的操作符
3.7 VHDL的顺序描述语句
3.7.1 对象赋值语句
3.7.2 转向控制语句
3.7.3 断言语句
3.8 VHDL的并发描述语句
3.8.1 进程描述语句
3.8.2 并行信号赋值语句
3.8.3 条件信号赋值语句
3.8.4 选择信号赋值语句
3.8.5 并行过程调用语句
3.8.6 块语句
3.9 VHDL元件声明及例化语句
3.9.1 层次化设计
3.9.2 元件声明
3.9.3 元件例化
3.9.4 生成语句
3.1 0VHDL的文件操作
习题
第4章 数字逻辑单元设计
4.1 组合逻辑电路设计
4.1.1 基本逻辑门电路设计
4.1.2 编码器和译码器设计
4.1.3 数据选择器设计
4.1.4 数字比较器设计
4.1.5 数据运算单元设计
4.1.6 总线缓冲器设计
4.2 时序逻辑电路设计
4.2.1 时钟和复位设计
4.2.2 触发器设计
4.2.3 锁存器设计
4.2.4 计数器设计
4.2.5 移位寄存器设计
4.3 存储器设计
4.3.1 ROM设计
4.3.2 RAM设计
4.3.3 FIFO设计
4.4 有限自动状态机设计
4.4.1 有限状态机原理
4.4.2 有限状态机分类
4.4.3 有限状态机设计..
习题
第5章 VHDL高级设计技术
5.1 VHDL代码风格
5.1.1 逻辑复制和复用技术
5.1.2 并行和流水线技术
5.1.3 同步和异步单元处理技术
5.1.4 逻辑处理技术
5.1.5 模块划分的设计原则
5.2 IP核设计技术
5.2.1 IP核分类
5.2.2 IP核优化
5.2.3 IP核生成
5.2.4 IP核应用
习题
第6章 基于HDL的设计输入
6.1 软件环境
6.2 综合工具介绍
6.3 工程建立
6.4 设计描述
6.5 添加设计和检查
6.6 创建基于HDL的模块
6.7 IP核产生和例化
6.7.1 IP核的生成
6.7.2 IP核的例化
习题
第7章 基于原理图的设计输入
7.1 工程建立
7.2 设计描述
7.3 创建原理图模块
7.3.1 原理图编辑器操作
7.3.2 定义模块符号
7.3.3 创建模块符号
7.4 创建状态图模块
7.4.1 添加状态
7.4.2 添加迁移
7.4.3 添加行为
7.4.4 添加复位条件
7.4.5 设计输出和添加
7.5 设计完成
习题
第8章 设计综合和行为仿真
8.1 设计综合
8.1.1 行为综合描述
8.1.2 基于XST的综合概述
8.1.3 约束及设计综合的实现
8.1.4 RTL符号的查看
8.2 行为仿真的实现
8.2.1 生成测试向量
8.2.2 基于ModelSim行为仿真实现
8.2.3 基于ISE行为仿真实现
习题
第9章 设计实现和时序仿真
9.1 实现过程概述及约束
9.1.1 实现过程概述
9.1.2 建立约束文件
9.2 设置实现属性参数
9.3 创建分区
9.4 创建时序约束
9.5 设计翻译
9.6 设计约束
9.6.1 时序约束
9.6.2 管脚和面积约束
9.7 设计映射及时序分析
9.7.1 设计映射
9.7.2 使用时序分析评估块延迟
9.8 布局布线验证
9.8.1 用FPGAEditor验证布局布线
9.8.2 评估布局后时序
9.8.3 改变分区HDL
9.9 时序仿真实现
9.9.1 时序仿真概述
9.9.2 使用ModelSim进行时序仿真
9.9.3 使用ISE仿真器进行时序仿真
习题
第10章 设计下载和调试
10.1 PLD的配置
10.1.1 配置单元
10.1.2 配置端口
10.1.3 配置电路
10.2 创建配置数据
10.2.1 配置属性
10.2.2 创建PROM文件
10.3 下载实现过程
10.3.1 下载环境
10.3.2 下载实现
10.3.3 JTAG诊断
10.3.4 建立SVF文件
10.3.5 其他配置模式
10.4 PLD调试
10.4.1 多路复用技术的应用
10.4.2 虚拟逻辑分析工具
习题
第11章 数字时钟设计及实现
11.1 数字时钟的功能要求和结构
11.1.1 数字时钟的功能要求
11.1.2 数字时钟的整体结构
11.2 模块设计
11.2.1 数字时钟控制信号
11.2.2 控制模块结构
11.3 设计实现
11.3.1 设计输入
11.3.2 设计约束
习题
第12章 通用异步接收发送器设计及实现
12.1 UART设计原理
12.1.1 UART原理和设计描述
12.1.2 接收模块设计
12.1.3 发送模块设计
12.1.4 UART的VHDL设计代码
12.2 UART设计验证
12.2.1 验证原理
12.2.2 验证代码
习题
第13章 数字电压表设计及实现
13.1 数字电压表的功能要求和结构
13.1.1 数字电压表的功能要求
13.1.2 数字电压表的整体结构
13.2 模块设计
13.2.1 数字电压表控制信号
13.2.2 ADC转换原理
13.2.3 控制模块结构
13.3 设计实现
13.3.1 ADC控制模块原理及实现
13.3.2 显示控制模块原理及实现
13.3.3 程序包的设计
13.3.4 顶层模块设计
13.3.5 设计约束文件
习题
参考文献
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