Cadence系统级封装设计：Allegro SiP/APD设计指南

　　第1章 系统级封装设计介绍
　　1.1 系统级封装的发展趋势
　　1.2 系统级封装研发流程
　　1.3 系统级封装基板设计流程
　　1.4 Cadence 公司的SiP 产品
　　第2章 封装设计前的准备
　　2.1 SiP的基本工作界面
　　2.2 SiP的环境变量
　　2.3 Skill语言和菜单的配置
　　2.4 基本命令
　　第3章 系统封装设计基础知识
　　3.1 封装设计的常见类型
　　3.2 新的设计
　　3.3 层叠的设置
　　3.4 创建焊盘（PADSTACK）
　　3.5 DXF文件的导入
　　第4章 建立芯片零件封装
　　4.1 建立芯片零件封装5种方法应用介绍
　　4.2 Die Text-In Wizard方法
　　4.3 Die Generator方法
　　4.4 Die Symbol Editor方法
　　4.1.1 Create die symbol
　　4.4.2 Die Symbol Editor
　　4.5 D.I.E格式文件导入方法
　　4.6 DEF格式文件导入方法
　　第5章 建立BGA零件库
　　5.1 创建BGA零件库
　　5.2 带向导的BGA零件库
　　5.3 BGA Generator
　　5.4 BGA Text-In Wizard
　　第6章 导入网表文件
　　6.1 网表文件介绍
　　6.2 Login in方法
　　6.3 Netlist-in Wizard方法
　　6.4 Auto assign Net方法
　　6.5 Creat Net、Assign Net和Deassign Net方法
　　6.5.1 Create Net方法
　　6.5.2 Assign Net方法
　　6.5.3 Deassign Net方法
　　6.6 编辑网络的其他方法
　　6.6.1 Multi-Net Assignment方法
　　6.6.2 布线自动分配网络
　　6.6.3 Purge Unused Nets方法
　　第7章 电源铜带和键合线设置
　　7.1 区域设置
　　7.2 建立电源铜带
　　7.3 建立引线键合线
　　7.3.1 键合线限制条件
　　7.3.2 设置键合线线型
　　7.3.3 添加键合线
　　7.3.4 编辑键合线设置
　　7.4 Interposer
　　7.5 Spacer
　　7.6 Die Stacks
　　7.7 3D viewer
　　第8章 约束
　　8.1 约束管理器（Constraint Manager）介绍
　　8.2 物理约束（Physical Constraint）与间距约束（Spacing Constraint）
　　8.2.1 Physical约束和Spacing约束介绍
　　8.2.2 建立Net Class
　　8.2.3 为Class添加对象（Assigning Objects to Classes）
　　8.2.4 设置Physical约束的Default规则
　　8.2.5 建立扩展Physical约束
　　8.2.6 为Net Class添加Physical约束
　　8.2.7 设置Spacing约束的Default规则
　　8.2.8 建立扩展Spacing约束
　　8.2.9 为Net Class添加Spacing约束
　　8.2.10 建立Net Class-Class间距规则
　　8.2.11 层间约束（Constraints By Layer）
　　8.2.12 Same Net Spacing约束
　　8.2.13 区域约束
　　8.2.14 Net属性
　　8.2.15 Component属性和Pin属性
　　8.2.16 DRC工作表
　　8.2.17 设计约束
　　8.3 实例：设置物理约束和间距约束
　　8.3.1 Physical约束设置
　　8.3.2 Spacing约束设置
　　8.4 电气约束（Electrical Constraint）
　　8.4.1 Electrical约束介绍
　　8.4.2 Wiring工作表
　　8.4.3 Impedance工作表
　　8.4.4 Min/Max Propagation Delays工作表
　　8.4.5 Relative Propagation Delay工作表
　　8.4.6 Total Etch Length工作表
　　8.4.7 Differential Pair工作表
　　8.5 实例：建立差分线对
　　第9章 布线和铺铜
　　9.1 布线（Routing）
　　9.1.1 手动布线（Manual Routing）
　　9.1.2 自动布线（Auto Routing）
　　9.1.3 添加泪滴Add fillets
　　9.2 Power and Gnd layer shape
　　9.2.1 正片与负片
　　9.2.2 添加Shape
　　9.2.3 Shape参数设置
　　9.2.4 复制Shape 1
　　9.2.5 编辑Shape 1
　　9.3 实例：建立正片动态Shape
　　9.4 实例：分割平面
　　第10章 后处理和制造输出
　　10.1 Degassing
　　10.2 Bond Finger Soldermask
　　10.3 Plating Bar的建立和删除
　　10.4 Plating Bar Check
　　10.5 Report
　　10.6 钻孔文件
　　10.6.1 建立钻孔图
　　10.6.2 Drill Customization Spreadsheet
　　10.6.3 建立NC参数文件
　　10.6.4 输出NC Drill文件
　　10.7 光绘
　　10.7.1 光绘介绍
　　10.7.2 添加Photoplot Outline
　　10.7.3 光绘参数设置
　　10.7.4 建立底片控制记录
　　10.7.5 输出光绘文件
　　10.7.6 查看光绘文件
　　10.8 输出DXF文件
　　10.9 实例：制造输出
　　10.9.1 输出NC Drill文件
　　10.9.2 输出光绘文件
　　第11章 协同设计
　　11.1 协同设计概述
　　11.2 独立式协同设计
　　11.3 实时协同设计
　　参考资料

　　    王耀，Cadenoe SPB平台中国区技术经理，主要负责Cadence公司的封装、系统级封装、PcB、信号完整性工具的技术支持。
　　    黄冕，助理研究员，广东企业科技特派员，任职于中国科学院微电子研究所电子系统总体技术研究室。工作期间主要从事Svstem-in-Package系统级封装技术、McM技术等电子系统小型化技术的研究与应用工作，在国家科技重大专项、国家863计划等多项谭题中担任重要研究工作。
　　    李君，西南交通大学电磁场与微波技术研究所博士研究生，中国科学院微电子研究所博士后。主要研究方向为系统级封装（Sip）中的信号完整性和电源完整性。

　　    《Cadence系统级封装设计--Allegro SiP\APD设计指南》由王辉、黄冕、李君编著，主要通过实例分析、实验验证，结合理论分析和Cadence EDA工具的应用，来说明系统级封装设计的整个过程，帮助读者快速进入电子设计领域。 
　　    《Cadence系统级封装设计：Allegro SiP/APD设计指南》主要介绍系统级封装的设计方法，系统级封装从20世纪90年代提出概念到现在，已经进入多家学术机构和企业大规模投入资源进行研究与应用的阶段，它是今后电子技术发展的主要方向之一。系统级封装技术（System in Package）是一种把多个有源器件（芯片）和无源器件（电阻、电容、电感等）集成在一个封装里的高密度集成技术。用户采用系统级封装技术可把原来需要用PCB来实现的系统缩小为一个高密度封装，以满足用户对系统小型化、多功能、低功耗、高可靠性的要求。相对系统级芯片设计技术（System On Chip，SOC）而言，系统级封装技术可在同一个封装内集成多个采用不同半导体工艺的芯片，具备兼容多种IC（Integrated Circuit ）工艺的优势，同时也具有缩短研发周期的优势。相对PCB设计来说，系统级封装技术由于采用更加紧密的器件布局，更短的信号线长度，其可以降低系统功耗和提高信号性能。