第1章 FPGA结构比较
1.1 一点提醒
1.2 一些背景信息
1.3 反熔丝、SRAM与其他
1.3.1 基于SRAM的器件
1.3.2 基于SRAM器件的安全问题和解决方案
1.3.3 基于反熔丝的器件
1.3.4 基于EPROM的器件
1.3.5 基于E2PROM/FLASH的器件
1.3.6 FLASH-SRAM混合器件
1.3.7 小结
1.4 细粒度、中等粒度和粗粒度体系结构
1.5 基于MUX与基于LUT的逻辑块
1.5.1 基于MUX的体系结构
1.5.2 基于LUT的体系结构
1.5.3 基于MUX还是基于LUT
1.5.4 3、4、5或6输入LUT
1.5.5 LUT、分布式RAM与移位寄存器
1.6 CLB、LAB与slice
1.6.1 Xilinx逻辑单元
1.6.2 Altera逻辑部件
1.6.3 slicing和dicing
1.6.4 CLB和LAB
1.6.5 分布式RAM和移位寄存器
1.7 快速进位链
1.8 嵌入式RAM
1.9 嵌入式乘法器、加法器和MAC等
1.10 嵌入式处理器核(硬核与软核)
1.10.1 微处理器硬核
1.10.2 微处理器软核
1.11 时钟树和时间管理器
1.11.1 时钟树
1.11.2 时钟管理器
1.12 通用I/O
1.12.1 可配置I/O标准
1.12.2 可配置I/O阻抗
1.12.3 核电压与I/O电压
1.13 吉比特收发器
1.14 IP硬核、IP软核与IP固核
1.15 系统门与实际门
1.16 FPGA年龄
第2章 设计技巧、原则与指导
2.1 硬件描述语言
2.2 自顶向下设计
2.2.1 使用HDL
2.2.2 书面设计规范
2.2.3 分配资源
2.2.4 设计划分
2.2.5 设计灵活性与优化
2.2.6 可重用性
2.2.7 布局规划
2.2.8 验证
2.2.9 了解体系结构
2.3 同步设计
2.3.1 同步设计五原则
2.3.2 竞争条件
2.3.3 延迟相关逻辑
2.3.4 保持时间违例
2.3.5 毛刺
2.3.6 门控时钟
2.3.7 异步信号与亚稳态
2.3.8 允许使用异步逻辑的情况
2.4 浮动节点
2.5 总线竞争
2.6 独热状态编码
2.7 可测性设计
2.8 测试冗余逻辑
2.8.1 什么是冗余逻辑
2.8.2 怎样测试冗余逻辑
2.9 初始化状态机
2.10 可观测节点
2.11 扫描技术
2.12 内建自测试
2.13 特征分析
2.14 小结
第3章 VHDL基础
3.1 引言
3.2 实体:模型接口
3.2.1 实体定义
3.2.2 端口
3.2.3 通用属性语句
3.2.4 常数
3.2.5 实体举例
3.3 构造体:模型行为
3.3.1 构造体的基本定义
3.3.2 构造体声明
3.3.3 构造体语句
3.4 进程:VHDL中的基本功能单元
3.5 基本变量类型和操作符
3.5.1 常数
3.5.2 信号
3.5.3 变量
3.5.4 布尔操作符
3.5.5 算术操作符
3.5.6 比较操作符
3.5.7 移位函数
3.5.8 拼接
3.6 判断与循环
3.6.1 if-then-else语句
3.6.2 case语句
3.6.3 for语句
3.6.4 while循环
3.6.5 exit语句
3.6.6 next语句
3.7 层次化设计
3.7.1 函数
3.7.2 包
3.7.3 元件
3.7.4 过程
3.8 调试模型
3.9 基本数据类型
3.9.1 基本类型
3.9.2 数据类型: bit
3.9.3 数据类型: Boolean
3.9.4 数据类型: 整数
3.9.5 数据类型: 字符型
3.9.6 数据类型: 实数
3.9.7 数据类型: 时间
3.10 小结
第4章 存储器建模
4.1 存储器阵列
4.1.1 Shelor方法
4.1.2 VITAL_Memory包
4.2 存储器功能建模
4.2.1 使用行为模型方法
4.2.2 使用VITAL2000方法
4.3 VITAL_Memory路径延迟
4.4 VITAL_Memory时序约束
4.5 预加载存储器
4.5.1 行为存储器预加载
4.5.2 VITAL_Memory预加载
4.6 其他类型存储器的建模
4.6.1 同步静态RAM
4.6.2 DRAM
4.6.3 SDRAM
4.7 小结
第5章 同步状态机设计与分析
5.1 引言
5.2 时序状态机模型
……
第6章 嵌入式处理器
第7章 数字信号处理
第8章 嵌入式音频处理基础
第9章 嵌入式视频与图像处理基础
第10章 利用Simulink中的框图设计流式FPGA应用
第11章 梯形图与功能框图编程
第12章 定时器
索引
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