学习项目1 译码器设计应用
教学导航1
1.1 EDA技术的特点与发展趋势
1.1.1 EDA技术的发展历史
1.1.2 EDA技术的特点
1.1.3 EDA技术的发展趋势
1.2 译码器逻辑功能分析
1.2.1 译码器的逻辑功能
1.2.2 译码器的扩展及应用
1.3 译码器原理图输入设计
1.3.1 EDA开发软件——QuartusⅡ
1.3.2 编辑文件
1.3.3 创建工程
1.3.4 编译
1.3.5 仿真
1.3.6 引脚设置与下载
操作测试1 原理图方式输入电路的功能分析
习题1
学习项目2 频率计设计应用
教学导航2
2.1 可编程逻辑器件基础
2.1.1 可编程逻辑器件的特点及分类
2.1.2 PLD中阵列的表示方法
2.1.3 CPLD的结构和工作原理
2.1.4 FPGA的结构和工作原理
2.1.5 CLPD/FPGA产品系列
2.2 频率计逻辑功能分析
2.2.1 测频控制电路
2.2.2 有时钟使能的2位十进制计数器
2.2.3 锁存、译码显示电路
2.3 频率计原理图输入设计
2.3.1 2位十进制计数器
2.3.2 频率计顶层电路设计
2.3.3 引脚设置与下载
操作测试2 用原理图输入法设计8位全加器
习题2
学习项目3 数据选择器设计应用
教学导航3
3.1 VHDL语言的特点与结构
3.1.1 VHDL语言的特点
3.1.2 VHDL程序的基本结构
3.2 数据选择器逻辑功能分析
3.2.1 数据选择器的逻辑功能
3.2.2 数据选择器的扩展及其应用
3.3 数据选择器VHDL设计
3.3.1 2选1数据选择器的VHDL描述
3.3.2 2选1数据选择器的语言现象说明
3.4 数据选择器文本输入设计
3.4.1 编辑文件
3.4.2 创建工程
3.4.3 编译
3.4.4 仿真
3.4.5 应用RTL电路观察器
3.4.6 硬件测试
操作测试3 优先编码器的VHDL设计
习题3
学习项目4 全加器设计应用
教学导航4
4.1 VHDL数据结构
4.1.1 VHDL语言的标识符和数据对象
4.1.2 数据类型、表达式
4.2 全加器逻辑功能分析
4.2.1 全加器的逻辑功能
4.2.2 全加器的扩展及应用
4.3 半加器的VHDL语言设计
4.3.1 半加器与或门描述
4.3.2 半加器与或门的语言现象说明
4.4 全加器VHDL语言设计
4.4.1 全加器描述
4.4.2 全加器的语言现象说明
操作测试4 全减器的VHDL设计
习题4
学习项目5 寄存器设计应用
教学导航5
5.1 寄存器逻辑功能分析
5.1.1 基本寄存器的逻辑功能
5.1.2 寄存器的扩展及应用
5.2 寄存器VHDL语言设计
5.2.1 D触发器的VHDL描述
5.2.2 D触发器的语言现象说明
5.2.3 实现时序电路的不同表述
5.2.4 异步时序电路设计
5.3 移位寄存器VHDL语言设计
5.3.1 移位寄存器的描述
5.3.2 移位寄存器的语言现象说明
操作测试5 JK触发器的VHDL设计
习题5
学习项目6 计数器设计应用
教学导航6
6.1 计数器逻辑功能分析
6.1.1 各种类型计数器的逻辑功能
6.1.2 计数器的扩展及应用
6.2 4位二进制加法计数器设计
6.2.1 4位二进制加法计数器的语言现象说明
6.2.2 整数类型
6.2.3 计数器设计的其他表述方法
6.3 一般加法计数器设计
6.3.1 十进制加法计数器设计
6.3.2 六十进制加法计数器设计
6.3.3 可作计数器使用的移位寄存器设计
操作测试6 任意进制计数器的VHDL设计
习题6
附录A GW48CK/PK2/PK3/PK4 系统万能接插口与结构图信号/芯片引脚对照表（161）
参考文献
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